從原理圖到 PCB：避開 90% 低級錯誤的實戰經驗匯總
Protel (Altium Designer 前身) 仍是眾多中小企業、教學單位、維修工程師的主力 EDA 工具。本文整理原理圖 ERC、PCB DRC、網表匯入、布線規則、電源地處理、數模共地、大面積銅皮處理、DRC 檢查清單等核心知識點，並補充 PowerPCB (PADS) 設計流程對照。
一、原理圖常見錯誤 (ERC 報錯根因)
| 錯誤現象 | 根因 | 解決方法 |
|---|
| ERC 報告「管腳未連接信號」 | 1. 封裝建立時 Pin 設為 I/O 非 Passive
2. 元件/放置時 Grid 不一致，導線未真正接上 Pin
3. Pin 方向反裝 (必須非 Pin Name 端接線) | 檢查 Pin Electrical Type=Passive；統一 Grid(如 100mil)；Pin 熱端朝外連線 |
| 元件跑到圖紙界外 | 建立元件時未在圖紙中心原點繪製 | Library Editor 中 Home → View → Fit Document，再移動元件至中心 |
| 網表匯入 PCB 只有部分元件 | 生成 Netlist 時未勾選「Global」/「整個工程」 | Design → Netlist → Generate → 選擇「Global」輸出完整網表 |
| 多部分元件 (Part A/B/C) 使用 Annotate 導致編號錯亂 | Annotate 會重新編號所有 Part，破壞多部分對應關係 | 多部分元件禁用 Annotate，手動維護 Part Designator |
二、PCB 常見錯誤與對策
| 錯誤現象 | 根因 | 解決方法 |
|---|
| 網表載入報「NODE 未找到」 | 1. Sch 使用 PCB 庫無此封裝
2. 封裝名稱不一致 (大小寫/底線/前綴)
3. Pin Number 不一致 (Sch: e/b/c vs PCB: 1/2/3) | 統一命名規範：封裝名=元件名+_PKG；Pin Number 嚴格對應數據手冊 |
| 列印超出紙張/無法置中 | 1. PCB 庫原點未在 (0,0)
2. 多次移動旋轉留下隱藏文字/圖元在板框外 | View → Show Hidden Strings → 縮小視圖 → 選取並移動/刪除板框外物件 |
| DRC 報「網絡被分成多段」 | 網絡未真正連通 (銅皮未貫通/過孔缺失/線寬過細被 DRC 忽略) | Reports → DRC → 選擇「Connected Copper」定位斷點 → 手動補線/加過孔 |
三、PCB 布線核心規範 (高密度/高速/混合訊號通用)
- 布線層規劃：訊號層與參考平面(電源/地)緊鄰；關鍵訊號(時鐘/差分/高速)優先走內層，參考完整地平面。
- 走線拓撲：點對點優先；多點採用 Daisy Chain 或 Star 拓撲，避免 T 型支路造成反射。
- 阻抗控制：差分對 (USB/HDMI/LVDS/PCIe) 設定 90Ω/100Ω/85Ω，單端 50Ω；線寬/間距/介質厚度由極性模擬 (Si9000/Polar) 計算。
- 等長/延遲匹配：DDR 位元組組內 ±5mil，組間 ±20mil；差對內部 <5mil，組間 <20mil；蛇形線間距 ≥ 3×線寬，避免串擾。
- 層間轉層：高速訊號換層必須在參考平面同電位處加「地過孔」或「電源過孔」提供回流路徑。
- 電源/地平面：地 > 電源 > 訊號線寬度；大面積銅鋪接地、電源平面分割最小化、去耦電容貼近 IC 電源腳 (0402/0201、多容值並聯)。
- 盲/埋孔應用：HDI 設計釋放布線通道，盲孔 (L1-L2, Ln-1-Ln)、埋孔 (內層間)，需確認廠商製程能力 (最小徑/厚徑比/成本)。
四、電源地處理五大原則
- 去耦電容就近放置：0.1μF/0.01μF 貼近每顆 IC 電源腳，大容值電解電容置於電源入口/大電流 IC 附近。
- 加寬電源地線：地線 ≥ 電源線 ≥ 訊號線；典型：訊號 0.2-0.3mm (最細 0.05-0.07mm)，電源 1.2-2.5mm，地線更寬或銅鋪。
- 數位地構成地網/平面：數位電路用寬地線環繞形成地網或整層地平面；類比地不可此法 (需單點接地)。
- 大面積銅鋪作地：未佈線區域銅鋪接地，設定網絡為 GND，間距 0.5-1mm；多層板專層電源/地。
- 熱焊盤: 十字花焊盤隔熱，平衡焊接良率與電氣性能。
五、數模混合電路共地策略
- PCB 內部數位地 (DGND) 與類比地 (AGND) 分開鋪銅、不相連。
- 唯一連接點放在「系統與外界介面處」(連接器/介面電路)，單點並聯 (0Ω 電阻/磁珠/電感/直連)。
- 高頻數位訊號遠離敏感類比區域布線；類比訊號走內層參考完整 AGND 平面。
- 部分系統設計選擇「全板不共地」，由系統層級決定 (如隔離電源/訊號隔離器)。
六、設計規則檢查 (DRC) 完整清單
- 線-線、線-Pad、線-Via、Pad-Via、Via-Via 間距 ≥ 生產能力 (如 4/4mil、5/5mil、6/6mil)。
- 電源/地線寬度滿足電流密度 (1A/mm² 經驗值) 且低阻抗；電源地緊耦合 (疊層相鄰)。
- 關鍵訊號：長度最短、加保護地線、輸入輸出明確分離、差對等長對稱。
- 類比/數位區域各自獨立地平面，單點連接無短路。
- 後加圖形 (Logo/標籤/版本號) 不造成短路/開路/銅皮浮銅。
- 修正非理想走線：銳角→45°/圓弧、頸縮處加寬、平行長距離改層/加地隔離。
- 工藝線/工藝孔：斷路板邊緣、定位孔、V-CUT 區域加工藝銅環防應力開裂。
- 阻焊層：Pad 縮放/擴張符合廠商規格 (通常 +0.05-0.1mm)；字元不壓在 Pad 上 (防焊錫不良/絲印遮擋)。
- 多層板電源/地層外框內縮 ≥ 1mm (防止銅箔露出板邊短路)。
七、PADS PowerPCB 設計流程標準化 (六步驟)
- 網表輸入：PowerLogic OLE Send Netlist (即時同步) 或 File → Import ASCII/Netlist。
- 規則設定：Setup → Design Rules → Default/Class/Net/Net Class/Region/Plane/High Speed 逐層定義。
- 元件佈局：機構限高/連接器/關鍵 IC 優先放置 → 依訊號流向/功能模組分區 → 風扇/散熱/指示燈/測試點預留。
- 布線執行：手動關鍵訊號 → 自動布線 (先探索式短線 → 迷宮式全域優化) → 手動收尾/優化。
- 檢查驗證：DRC → 連通性 → 信號完整性 (SI) 模擬 → 熱分析 → 產生報告。
- 輸出產出：Gerber RS-274X (每層/阻焊/絲印/鑽孔/阻焊擴張) + NC Drill (Excellon) + BOM + Pick&Place + Assembly Drawing + Fab Notes。
八、避坑口訣
- 「先規則後佈局，先手動後自動，先關鍵後一般，先內層後外層」
- 「網表不對不佈局，DRC 不乾淨不出 Gerber，Gerber 不自檢不下單」
- 「多導幾次 DDB，減少檔案膨脹與藍屏；複雜板禁用全自動布線」
- 「封裝庫標準化：原點對準、Pin Number 對應、3D 模型附齊、IPC-7351 命名」
PCB 設計是「約束驅動」的工程藝術：約束定義得越完整、越早，自動化工具輔助效果越好，人工介入越少，成品良率越高。建立團隊統一的 Design Rule Set 與 Library Standard，是從「畫板」進化到「設計」的關鍵分水嶺。