記憶體規格書滿眼參數,實際影響效能與相容的核心只有幾個。本文用大白話拆解單雙面、Bank、時序、雙通道、DDR2 差異,助你買對、裝對、用對。
| 概念 | 定義 | 物理外觀 | 電氣意義 |
|---|---|---|---|
| 單面 | 所有 DRAM 顆粒焊在 PCB **同一面** | 正面滿顆粒、背面光板 | 通常為 **單 Rank (1R)**,北橋驅動 1 個邏輯 Bank 組 |
| 雙面 | DRAM 顆粒分佈在 PCB **正反兩面** | 正反面皆有顆粒 | 可能是 **單 Rank (1R)** 也可能是 **雙 Rank (2R)**,**看顆粒組織架構而非面數** |
| 單 Bank (1 Rank) | 北橋看到 **1 組 64-bit 寬度的邏輯存取單元** | 不可直接肉眼判斷 | 1 個 CS# (Chip Select) 信號控制,電氣負載較輕 |
| 雙 Bank (2 Rank) | 北橋看到 **2 組獨立 64-bit 邏輯存取單元** | 通常為雙面,但單面高密度顆粒 (如 16Gb die) 也可做 2R | 2 個 CS# 交替控制,**負載加倍、時序通常較鬆、支援 Rank Interleave 提升並行度** |
關鍵結論:
標準順序:**CL - tRCD - tRP - tRAS** (四數值) 或 **tCL - tRCD - tRP** (三數值,舊平台常省略 tRAS)。
| 符號 | 全名 | 中文 | 物理意義 | 越小越好? |
|---|---|---|---|---|
| tCL (CL) | CAS Latency | 列地址選通延遲 | 發出讀命令後等待幾個週期資料輸出 | ✅ 是 (主要影響延遲) |
| tRCD | RAS to CAS Delay | 行到列延遲 | 啟動行 (RAS) 到發出列命令 (CAS) 的最小間隔 | ✅ 是 |
| tRP | Row Precharge Time | 行預充電時間 | 預充電命令到下一個行啟動的最小間隔 | ✅ 是 |
| tRAS | Row Active Time | 行啟動時間 | 行啟動到預充電的最小間隔 (≈ tRCD + tCL) | ✅ 是 (但過小會導致資料遺失) |
例子:DDR4-3200 CL16-18-18-36 意思是:CL=16, tRCD=18, tRP=18, tRAS=36 週期。**數值越小 = 延遲越低 = 效能越好**,但需電壓/溫度/顆粒品質支撐。
| 維度 | 單通道 | 雙通道 | ||||
|---|---|---|---|---|---|---|
| 控制器 | 1 個 64-bit 記憶體控制器 | 2 個獨立 64-bit 控制器 (共 128-bit) | ||||
| 理論頻寬 | Freq × 8 Byte | Freq × 16 Byte (翻倍) | ||||
| 實際提升 | 基準 | 整合顯核/APU: 30-80%;獨顯平台: 5-15% (CPU 核心頻寬少受限) | ||||
| 組建條件 | 任意單條 | 同規格、同容量、同時序、同電壓、插同顏色插槽 (通常槽 1+3 或 2+4) | ||||
| 彈性模式 | 不適用 | Intel Flex Mode / AMD Unganged Mode: 不同容量也能組雙通道 (如 8GB+4GB → 8GB 雙通道 + 4GB 單通道),但非對稱部分退回單通道 |
| 特性 | DDR (DDR1) | DDR2 | 關鍵進化 | |||
|---|---|---|---|---|---|---|
| 工作電壓 | 2.5V (標準) / 2.6-2.8V (高性能) | 1.8V | 功耗降 ~30%,發熱大減 | |||
| 預取架構 | 2-bit Prefetch | 4-bit Prefetch | 單週期傳輸 4 個資料 → 同核心頻率下頻寬翻倍 | |||
| 核心頻率 vs 總線頻率 | 核心 = 總線 (如 200MHz 核心 = 400 MT/s) | 核心 = 總線 / 2 (如 200MHz 核心 = 800 MT/s) | 核心頻率降低 → 訊號完整性更易達標、功耗更低 | |||
| 封裝/腳位 | TSOP-II 66pin / 184pin DIMM | FBGA 84ball / 240pin DIMM** (缺口位置不同,**防呆不相容**) | 物理防呆,避免誤插 | |||
| 內建終端電阻 (ODT) | 無 (主板端終端) | 有 (On-Die Termination, 晶片內部) | 簡化主板布線、提升訊號品質、支援更高頻率 | |||
| 典型頻率範圍 | 200-400 MHz (DDR200-400) | 400-1066 MHz (DDR2-533 至 1066) | 頻寬上限大幅提升 | |||
| 延遲 (CL 週期數) | CL 2-3 | CL 3-6 | 雖 CL 週期數增大,但**絕對時間 (ns) 相近甚至更低** |
| JEDEC 標稱 | 資料率 (MT/s) | 核心頻率 (MHz) | 總線頻率 (MHz) | 理論頻寬 (單通道 GB/s) | 標準時序 (CL-tRCD-tRP) | 標準電壓 |
|---|---|---|---|---|---|---|
| DDR2-533 (PC2-4200) | 533 | 266 | 266 | 4.26 | 3-3-3 / 4-4-4 | 1.8V |
| DDR2-667 (PC2-5300) | 667 | 333 | 333 | 5.33 | 4-4-4 / 5-5-5 | 1.8V |
| DDR2-800 (PC2-6400) | 800 | 400 | 400 | 6.40 | 5-5-5 / 6-6-6 | 1.8V |
| DDR2-1066 (PC2-8500) | 1066 | 533 | 533 | 8.53 | 6-6-6 / 7-7-7 | 1.8V / 1.9V (OC) |