CPU 是電腦大腦，其術語體系橫跨微架構、封裝工藝、指令集、快取層級、電源管理、效能指標等多個維度。本文彙整 150+ 高頻 CPU 專業術語，按功能域分類，附中英對照與關鍵技術點解析，適合硬體工程師、編譯器開發者、效能調優專家、極客玩家深度參考。
| 術語 | 全稱/中文 | 功能說明 |
|---|
| ALU | Arithmetic Logic Unit / 算術邏輯單元 | 執行整數運算、邏輯運算、位移操作 |
| FPU | Floating Point Unit / 浮點運算單元 | 執行浮點運算 (FADD, FMUL, FDIV, FSQRT)，IEEE 754 相容 |
| SIMD / Vector Unit | Single Instruction Multiple Data / 向量單元 | 單指令處理多組資料 (MMX, SSE, AVX, AVX-512, NEON, SVE) |
| Branch Predictor | 分支預測器 | 動態預測條件跳轉方向，減少管線氣泡。BHT (Branch History Table), BTB (Branch Target Buffer) |
| OoO (Out-of-Order) | 亂序執行 | 指令動態調度，打破程式順序，提升 ILP (Instruction Level Parallelism) |
| ROB | Reorder Buffer / 重排序緩衝區 | 亂序執行後按程式順序提交，保證精確例外 |
| Reservation Station | 保留站 | 等待操作數就緒的指令緩衝區，Tomasulo 算法核心 |
| Load/Store Unit | 載入/儲存單元 | 處理記憶體存取，支援 Store-to-Load Forwarding、Memory Disambiguation |
| TLB | Translation Lookaside Buffer / 轉譯旁路緩衝 | 虛擬地址→物理地址快取，ITLB/DTLB/L2 TLB 多級 |
| Prefetcher | 預取器 | 硬體/軟體預取，隱藏記憶體延遲。Streaming, Stride, IP-based |
| 術語 | 全稱/中文 | 關鍵參數 |
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| L1/L2/L3 Cache | 一/二/三級快取 | L1: 分離 I/D, 32-64KB, 4-5 cycles; L2: 256KB-2MB, 10-15c; L3: 共享, 8-64MB+, 30-50c |
| Cache Line / Block | 快取行/塊 | 通常 64 Bytes。空間局部性基本單位 |
| MESI / MOESI | 快取一致性協議 | Modified, Exclusive, Shared, Invalid (+ Owned)。多核心一致性基石 |
| Write-back / Write-through | 回寫 / 直寫 | 回寫效能高需一致性協議；直寫簡單但頻寬壓力大 |
| Memory Controller | 記憶體控制器 | 整合於 CPU (IMC)，支援 DDR4/5, LPDDR5, HBM, 通道數、頻率、Rank |
| NUMA | Non-Uniform Memory Access | 非一致性記憶體存取，多插槽伺服器跨節點延遲較高 |
| 術語 | 全稱/說明 | 代表實作 |
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| x86-64 / AMD64 | 64 位元 x86 擴展 | Intel 64, AMD64。長模式、RIP 相對定址、新增 8 暫存器 |
| ARMv8 / AArch64 | ARM 64 位元架構 | Cortex-A 系列、Apple M 系列、Neoverse、Qualcomm Kryo |
| RISC-V | 開放指令集架構 | RV64GC 基礎 + 向量/超標量/加密擴展，嵌入式/伺服器/教育熱門 |
| CISC vs RISC | 複雜/精簡指令集 | x86=CISC(微碼解碼), ARM/RISC-V=RISC(定長指令, Load/Store 架構) |
| SSE / AVX / AVX-512 | 流式 SIMD 擴展 | 128/256/512-bit 向量寬度。AVX-512 支援遮罩、嵌入式路由、BF16 |
| AMX | Advanced Matrix Extensions | Intel Sapphire Rapids 引入，矩陣乘加速 (BF16/INT8)，AI 推理利器 |
| SVE / SVE2 | Scalable Vector Extension | ARM 可擴展向量長度 (128-2048-bit)，HPC/AI 核心 |
| 術語 | 全稱/中文 | 特徵 |
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| BGA / LGA / PGA | Ball/ Land/ Pin Grid Array | BGA 焊死 (筆電/手機), LGA 接觸墊 (桌面/伺服器), PGA 針腳 (舊款/AMD AM4) |
| Chiplet | 晶粒/小晶片 | 模組化設計：I/O die + Compute die(s)，降低良率風險、混合製程 (AMD Zen, Intel Meteor Lake) |
| 3D Stacking / Foveros / 3D V-Cache | 立體堆疊封裝 | 垂直互連 (TSV, Hybrid Bonding)。AMD 3D V-Cache (L3 疊加)、Intel Foveros (邏輯疊加) |
| Process Node (nm) | 製程節點 | 物理閘極長度已非字面意義，代表技術代際 (Intel 7/4/3/20A/18A, TSMC N7/N5/N3/N2) |
| FinFET / GAA / Nanosheet | 鰭式場效電晶體 / 閘極環繞 | 3D 電晶體架構。GAA (Gate-All-Around) 為 3nm 以下主流 (MBCFET, Nanosheet) |