HyperTransport (HT) 概述

HyperTransport 是 AMD 主導、HyperTransport Consortium 標準化的 低延遲、高頻寬、點對點、雙向序列總線。1999 年發表，取代傳統共享並行總線 (FSB/PCI)，成為 AMD K8 (Athlon 64/Opteron) 以來 CPU-晶片組、CPU-CPU (多路)、CPU-IO 橋的核心互連技術。

核心架構特性

• 點對點：每條鏈路獨立連接兩個裝置，無總線仲裁競爭，延遲確定性高。
• 雙向獨立通道：Tx/Rx 獨立差分對，全雙工同時傳輸，理論頻寬雙向疊加。
• 寬度可擴展：2/4/8/16/32-bit 寬度選項，裝置協商自動配置 (Link Width Negotiation)。
• 頻率可擴展：200-3200 MHz (HT 1.0/2.0/3.0/3.1)，採用 DDR 雙邊緣傳輸，有效頻率 = 2× 頻率。
• 封包制：請求/回應/廣播封包，支援一致性協議 (MOESI)、非一致性傳輸、中斷/電源管理訊號。
• CRC/重試/流控：硬體級可靠性機制，支援熱插拔 (配合軟體)。

頻寬計算公式與實例

單向頻寬 (GB/s) = 頻率 (MHz) × 2 (DDR) × 寬度 (bit) ÷ 8
雙向總頻寬 = 單向 × 2

計算範例：HT 3.0 2.6 GHz、16-bit 寬度 → 單向 = 2600 × 2 × 16 ÷ 8 = 10.4 GB/s，雙向 = 20.8 GB/s。

資料分包傳輸彈性

當鏈路寬度 < 32-bit 時，HT 以 子封包 (Sub-packet) 分批傳輸 達到 32-bit 邏輯效果：

• 16-bit 鏈路：將 32-bit 封包拆為 2 個 16-bit 子封包連續傳輸。
• 8-bit 鏈路：拆為 4 個 8-bit 子封包。
• 此機制讓窄寬度鏈路仍能傳輸完整 32/64/128-bit 封包，犧牲延遲換取針腳/功耗節省，適合 I/O 橋、低功耗裝置。

關鍵應用場景

與競品對比

演進與現狀

• Zen 架構 (Ryzen/EPYC)：棄用 HT，改用 Infinity Fabric (IF) —— 基於 HT 協議擴展的片上/片間互連網路，支援更高頻率 (至 3.2+ GHz)、更寬向量 (256/512-bit)、CCX/CCD/IO Die 模組化拓撲。
• HT Consortium 解散 (2016)：標準維護移交給 AMD/業界聯盟，HT 3.1 為最終獨立版本。
• 遺產：HT 確立了「點對點、序列、封包、可擴展寬度/頻率」的現代互連範式，深度影響 PCIe、QPI/UPI、CXL、Infinity Fabric、NVLink 等後續標準。

HyperTransport 是 AMD 打破 Intel FSB 垄斷、實現整合記憶體控制器與多路擴展的基石技術。雖已退出歷史舞台，其設計哲學仍活躍於每一顆現代高效能處理器的互連架構中。