前端總線 (Front Side Bus, FSB) 定義

FSB 是 CPU 與北橋 (MCH/GMCH) 之間的專用高速並行/序列總線，承載 CPU 與記憶體、顯示、I/O 橋的所有數據交換。Intel 術語；AMD 早期稱 System Bus / HyperTransport Link。

FSB 頻寬計算核心公式

理論最大頻寬 (GB/s) = FSB 頻率 (MT/s) × 數據位寬 (64-bit) ÷ 8

外頻 vs FSB 頻率 vs BCLK：三個易混淆概念

關鍵區別：
• **100 MHz 外頻** = 數位脈衝每秒 1 億次震盪。
• **100 MHz FSB (QDR)** = 每秒 4 億次傳輸 = 400 MT/s = **3.2 GB/s** 頻寬 (64-bit)。
• **現代 BCLK 100 MHz** = 核心倍頻參考、記憶體控制器/PCIe/DMI PLL 參考，**不直接等於數據傳輸速率**。

FSB 瓶頸與演進動力

• 共享總線競爭：多核心 (Core 2 Quad 4 核) 共享單一 FSB，記憶體/顯示/IO 流量擁塞。
• 頻率牆：並行總線受限於訊號完整性、串擾、佈線長度，1600 MT/s 為物理極限。
• 記憶體控制器下放：AMD K8 (2003) 率先將記憶體控制器整合進 CPU，消除「CPU→FSB→北橋→記憶體」三段跳延遲，Intel Nehalem (2008) 跟進。
• 點對點序列互連取代：Intel QPI/UPI、AMD HyperTransport/Infinity Fabric、PCIe/CXL，專用鏈路、可擴展頻寬、支援一致性協議。

現代替代架構對照

為什麼現代 CPU 不再宣傳 FSB？

1. 記憶體控制器內建：CPU 直接連記憶體，延遲 ~50-80 ns，頻寬 50-100+ GB/s (雙通道 DDR5)，無需 FSB 中轉。
2. PCIe Root Complex 內建：GPU/NVMe 直連 CPU，Lane 數由 CPU 決定 (消費級 20-24 Lanes)，不經 PCH。
3. PCH 降級為 I/O 擴充：僅處理低速/中速周邊 (SATA, USB, PCIe x1-4, LAN, Audio)，DMI x4/x8 頻寬足夠。
4. 異質整合 (Chiplet/3D Stacking)：內部互連由 Infinity Fabric / Foveros / EMIB 承擔，頻寬 TB/s 級，延遲 ns 級。

遺留場景與維護提醒

• 舊平台 (LGA775, LGA1156/1155/1150, AM2/AM3) 維修/升級仍需關注 FSB/HT 頻率與主板支援上限。
• BIOS 中仍可見「FSB Frequency」選項實為 **BCLK 設定**，調整影響全系統時脈，謹慎操作。
• 虛擬機/模擬器 (QEMU, Bochs) 模擬舊平台時需正確設定 FSB/HT 參數以確保時序準確。

前端總線是並行總線時代的終章，也是現代點對點序列互連架構的啟蒙。理解 FSB 的興衰，能讓你更深刻體會「記憶體控制器下放」與「Chiplet 異質整合」兩大架構範式轉移的歷史必然性。