快取層級與角色定位

快取運作機制：命中與替換

• 讀取流程：L1 → L2 → L3 → 記憶體。命中率 L1 ~95%、L2 ~90% (條件於 L1 Miss)、L3 ~80% (條件於 L2 Miss)。
• 寫入策略：Write-Back (回寫) + Write-Allocate (寫入分配)，Modified (M) 狀態資料稍後回寫下層/記憶體。
• 替換演算法：LRU (Least Recently Used) 或近似變體 (Pseudo-LRU, RRIP, DRRIP)。硬體為每組 (Set) 維護存取時間戳/計數器，淘汰最久未用路徑。
• 預取器：硬體預取 (Streamer, Spatial, Stride) + 軟體預取指令 (PREFETCHh)，將未來可能用到的資料提前拉入 L2/L3。

雙核/多核心快取一致性：核心架構分水嶺

AMD K8 雙核 (Athlon 64 X2) —— 獨立 L2 + SRI 內部同步

• Manchester (2×512KB) / Toledo (2×1MB) 核心。
• System Request Interface (SRI) 在 CPU 內部跨核心傳輸一致性訊息，**不佔用記憶體總線/HT 鏈路**。
• 優點：延遲低、不爭搶外部頻寬。缺點：架構上非真正共享，跨核心資料共享需「傳遞」而非「直接存取」。

Intel Core 2 / Nehalem 早期雙核/四核 (Smithfield/Presler/Conroe/Yorkfield) —— 獨立 L2 + FSB 仲裁

• Smithfield (Pentium D 8xx) 2×1MB、Presler (9xx) 2×2MB、Conroe/Yorkfield 共享 L2 (2/4/6/12MB)。
• 獨立 L2 方案：北橋 (MCH) 仲裁單元透過 FSB 傳輸一致性封包，**延遲高、佔用 FSB 頻寬**、擴展性差。
• 共享 L2 方案 (Conroe/Yorkfield)：單一 L2 物理實體，雙核心透過內部匯流排直接存取，**真正共享、低延遲、動態分配** —— 現代 Smart Cache 濫觴。

Intel Core 2 Duo (Yonah/Merom) Smart Cache —— 共享 L2 里程碑

• Yonah (雙核心筆電) 首創 2MB 共享 L2 + Smart Cache 技術：標籤陣列共享、資料陣列動態分區、核心間資料零拷貝轉發。
• Merom/Conroe 繼承並擴展至 4MB，成為後續所有 Intel 核心 (Nehalem 起 L3 共享、L2 私有) 共享快取哲學的源頭。

現代架構：私有 L2 + 共享 L3 (Intel Ring/Mesh, AMD Infinity Fabric)

層級	位置	容量/核心	延遲 (Cycles)	關鍵特性
L1 I-Cache	核心內部	32-64 KB	3-4	指令取指、VIPT/PIPT、預取器
L1 D-Cache	核心內部	32-64 KB	4-5	資料存取、8-way、銀行衝突處理
L2	核心私有 / 模組共享	256 KB - 2 MB (現代)	12-18	核心私有 (Intel Core 2/Nehalem, AMD K8/Zen) 或 模組共享 (Bulldozer 模組)
L3 (LLC)	全核心共享 / 晶片級共享	4-128 MB (總量)	35-50+	Intel Smart Cache (環狀/網狀互連)、AMD Infinity Cache (Chiplet 間)、切片/銀行並行

架構	L2 政策	L3 架構	一致性協議	跨核心延遲
Intel (Skylake 起)	私有 1-2 MB/core (非包含)	Non-Inclusive Smart Cache，Ring/Mesh 互連，切片式分佈	MESIF (Ring) / MESI (Mesh + CHA)	~30-50 ns (同晶片)
AMD Zen 1-3	私有 512 KB/core	CCX 內共享 16/32 MB (Inclusive/Non-Inclusive 混合)	MOESI (HT/IF)	~40-60 ns (同 CCX), ~80-120 ns (跨 CCX/CCD)
AMD Zen 4/5	私有 1 MB/core	CCD 共享 32/64/96/128 MB (3D V-Cache 疊層)	MOESI (IF)	~35-55 ns (同 CCD), 3D V-Cache 降低外部存取

二級快取容量對效能的量化影響

• 同架構同頻率下：L2 容量翻倍 (256KB→512KB→1MB→2MB) 通常帶來 **3-8% 整體效能提升**，視工作集大小而定。
• 遊戲/瀏覽器/編譯：工作集適中，L2/L3 容量敏感度高，大快取 (X3D 系列 96-128MB L3) 可帶來 15-30% 幀率提升。
• 串流/壓縮/加密：資料流式存取，空間區域性弱，快取效益低，頻寬/延遲更關鍵。
• 虛擬化/資料庫：多租戶工作集疊加，大 L3 + 硬體分區 (CAT/MBA) 關鍵。

製程與面積權衡

• SRAM 位元面積隨製程縮放緩慢 (7nm ~0.027 µm², 5nm ~0.021 µm²)，不如邏輯晶體管縮放積極 (0.5-0.6×/代)。
• 大快取佔據晶片面積比例上升 (Zen 4 CCD ~50% 面積為 L3)，推動 3D V-Cache (TSMC SoIC 疊層) 將 L3 移至頂層 Die，核心 Die 面積不變、良率可控。
• Intel 採用 eDRAM (Crystal Well, 128MB L4) 於 Broadwell/Iris Pro，後因成本/良率放棄，改走 Chiplet + 大 L3 路線。

選購與調優建議

1. **看總 L3 容量而非單核 L2**：現代 CPU L2 已私有化且容量固定，L3 總量決定多核心共享資料效能。
2. **遊戲首選 3D V-Cache (Ryzen 7 7800X3D/9800X3D)**：L3 三倍於標準版，延遲極低，無頻率犧牲 (新世代)。
3. **生產力/虛擬化選大核心數 + 大 L3**：Ryzen 9 7950X/9950X (128MB L3)、Xeon/EPYC (256MB+ L3)。
4. **超頻記憶體間接加速快取**：Infinity Fabric / Ring Bus 頻率與記憶體頻率聯動，高頻低延遲記憶體 = 更快快取互連。

快取是 CPU 效能的隱形乘數。理解 L1/L2/L3 分工、一致性協議與架構演進，能讓你在規格表之外看見真實的效能潛力。