DDR2 SDRAM 作為 JEDEC 標準的第二代雙倍數據率記憶體，在 2003-2007 年完成了對 DDR 的世代交替。本文從核心架構、頻率與時序權衡、封裝電壓、三大關鍵新技術（OCD/ODT/Post-CAS）四個維度，還原這場記憶體演進的技術邏輯。
核心架構突破：4-bit 預取與雙倍外部頻率
- DDR：1-bit 預取，內核頻率 = 外部頻率，雙邊沿傳輸 → 有效頻率 2× 內核頻率（如 DDR400：核心 200 MHz，有效 400 MT/s）。
- DDR2：4-bit 預取，內核頻率 = ½ 外部頻率，雙邊沿傳輸 → 有效頻率 4× 內核頻率（如 DDR2-800：核心 200 MHz，有效 800 MT/s）。
- 本質：同樣 200 MHz 核心，DDR2 通過 4-bit 並行預取 + 雙邊沿，實現雙倍數據率（400 vs 800 MT/s），帶寬翻倍（3.2 → 6.4 GB/s @ 64-bit）。
頻率-時序權衡：延遲代價
同等有效頻率下（如 400 MT/s），DDR2 核心頻率較低（100 vs 200 MHz），但 CL（CAS Latency）以核心週期計數，DDR2 需更多週期數達到相同絕對延遲。典型對比：
| 規格 | 核心頻率 | 有效頻率 | 典型 CL | 絕對延遲 (ns) | 帶寬 |
|---|
| DDR400 | 200 MHz | 400 MT/s | CL2.5 | 12.5 ns | 3.2 GB/s |
| DDR2-400 | 100 MHz | 400 MT/s | CL3 | 30 ns | 3.2 GB/s |
| DDR2-800 | 200 MHz | 800 MT/s | CL5 | 25 ns | 6.4 GB/s |
結論：早期 DDR2-400/533 延遲劣於 DDR400，DDR2-667/800 才在帶寬與延遲雙贏。高頻 DDR2（1066/1150+）需嚴選顆粒與主板。
封裝與電壓：FBGA 與 1.8V 的雙重紅利
- 封裝：DDR 用 TSOP/TSOP-II（長引腳、高寄生電感/電容，限制頻率）。DDR2 全系 FBGA（Fine-pitch Ball Grid Array），短互聯、優異電氣/熱性能，支撐 800 MHz+ 穩定運行。
- 電壓：DDR 2.5V → DDR2 1.8V，功耗降 ~28%，發熱大幅減少，利於高密度堆疊與筆電應用。
- 針腳：DDR 184-pin → DDR2 240-pin，防呆鍵位不同，物理不兼容。
三大關鍵新特性
- OCD (Off-Chip Driver Calibration)：離線驅動校準。可調上拉/下拉電阻匹配阻抗，優化 DQ/DQS 眼圖，提升信號完整性（SI）。
- ODT (On-Die Termination)：片上終端電阻。內建可配置終端電阻（50/75/150 Ω），替代主板離散電阻，降低 BOM 成本、優化拓撲、實現動態終端（讀/寫不同配置），大幅改善 SI。
- Post-CAS / Additive Latency (AL)：將 CAS 命令延後 AL 週期發送（AL=0..4），解耦 ACT 與 CAS，避免命令衝突，提高命令總線利用率，讓控制器調度更靈活。
遺產與啟示
DDR2 以「犧牲早期延遲換取頻率擴展空間」的策略，成功將記憶體頻率推向 1 GHz+（DDR2-1066/1150），為 DDR3 的 8-bit 預取、1.5V、Fly-by 拓撲、ZQ 校準鋪平道路。技術演進從不無代價，關鍵在於在正確的時間窗口做正確的權衡。